PLL（Phase Locked Loop）の応答特性

通信分野、特に移動通信の分野においては、世代が進化するごとに、データ転送の高速/大容量化が進んでおり、それに伴って、内蔵されるPLL(Phase Locked Loop：位相同期ループ）も高速化が必要になっています。本コラムでは、「PLLの基本」、「PLLの応答特性」「PLLの高速化・低雑音化手法」について、回を分けて解説します。今回は、「PLLの応答特性」について詳しく解説します。

PLLの閉帰還応答特性
- ループ応答周波数
- 位相余裕Φと閉帰還応答特性の関係
PLL周波数シンセサイザーの理想
PLL周波数シンセサイザーとして動かす
分数（Fractional）分周によるPLL
分数値を発生する回路
PLL周波数シンセサイザーの応答時間について
- 重要なPLLの応答特性
- 応答特性の理想と実際の特性
PLL周波数シンセサイザーの応答時間の測定

PLLの閉帰還応答特性

ループ応答周波数

閉帰還応答特性は、ループ応答周波数fcによって定義できます。
ループ応答周波数fcは、ループ帯域幅と同じです。
ループ応答周波数fcは、開ループ利得のボード線図で表すと、ゲインが0ｄBになる周波数で、図の伝達関数Kp、KF、Kv、Nの積で算出します。
ループ応答周波数:2×π×fc＝(Kp×KF×2×π×Kv）/N

ループ応答周波数が高くなると、応答時間が早くなりますが、帯域が広がるため、位相雑音は大きくなります。
また、ループ応答周波数が低くなると、位相雑音が小さくなりますが、応答時間は遅くなります。

位相余裕Φと閉帰還応答特性の関係

位相余裕が適正でないと、位相揺らぎが適正に収束せず、位相揺らぎが継続します。
位相余裕は、ループ応答周波数fcとLFのカットオフ周波数faによって決定されます。
位相余裕は、ダンピングファクターとも呼ばれ、0.5×√(２×π×fc/(2×2×π×fa))で計算します。

PLL周波数シンセサイザーの理想

PLL周波数シンセサイザーの理想は下記の通りです。

広帯域発振（周波数発振範囲が広い）
周波数の設定が細かくできる
周波数の設定スピードが速い
位相雑音が少ない
スプリアスが少ない

これらの多くはトレードオフの関係にあります。

PLL周波数シンセサイザーとして動かす

基準周波数frのN倍の周波数を作ります。

基準周波数frには、周波数安定度の優れたクリスタル発振器を準備します。
VCOは、LC発振器で安定度はあまり良くありませんが、高周波数で発振することができます。
分周器１/NでRFoutを分周すると、PLLによって、frをRFoutにする周波数シンセサイザーを構成できます。
それにより、安定度の悪いVCOの出力は、クリスタル発振器と同じ周波数安定度に置き換えられます。

VCOの出力周波数をRFoutとすると、位相比較器（PFD）への入力周波数fvは、次式となります。
fv=RFout/N

PLLが構成されることによって、fvはREFin参照周波数frと等しく、fv＝frが成り立ち、RFoutは次式になります。
RFout=fr×N

プログラマブル分周器を用いて周波数を可変します。

frのステップで、出力周波数を変えられます。
分周器をプログラマブルにして、Nの値を可変すれば、出力をfrずつステップする周波数シンセサイザーになります。
このように、PLL周波数シンセサイザの1/N分周器を可変分周器としてプログラマブルとすることで、その応用範囲は大きく広がります。

分数（Fractional）分周によるPLL

理想とするPLL周波数シンセサイザーは、周波数の切換え時間が早く、位相雑音が少ないことが望まれます。

整数分周器1/Nを使用した場合、周波数ステップ幅Δfは基準周波数frと同等にする必要がありました。
分周器を分数分周器に置き換えることで、周波数ステップ幅Δfはそのままで、frを数倍高くすることができます。

高速で低位相雑音なPLL周波数シンセサイザーが得られます。
分周数Nが小さくすることができ、PLLのループ帯域幅が広くなるので、周波数切換え時間を高速化できます。
また分周数Nの値が小さいのでループ帯域内の位相雑音がより小さくできます。

分数値を発生する回路

分数分周は、分周器の分周比を時間的に変化させることで、等価的に分数の分周比を実現しています。

図では、分数分周の基本構成を示しています。
アキュームレータが可変分周器出力パルスのF回のうちのK回分周数をN+1に切り替えます。
F-K回分周数はNのまま動作します。
よって、平均の分周数は次式で表されます。
Ｎ_ave=[K(N+1)+(F-K)N]/F=N+K/F

分数分周N_ave=10+3/16＝10.1875をタイムチャートで表します。

1周期(F=16)で、N+1は3回、Nは13 回となります。

PLL周波数シンセサイザの応答時間について

重要なPLLの応答特性

通信技術の進歩に伴い、PLL周波数シンセサイザーの時間軸での速応性が求められます。

例として、基準周波数fr＝200KHzとして、分周器のＮ値をＮ＝1950→2050に変更すると、RFoutは390MHz→410MHzに切り換わります。その時の応答特性について、次に記載します。

応答特性の理想と実際の特性

図は、PLLの応答特性の概念図を示します。
出力周波数がRFout=390MHzの時にVCOのA点の制御電圧はV1となります。
N＝2050に変更すると、PLL負帰還回路はRFout=410MHzとする制御電圧V2を発生します。
そして、①のように制御電圧V1→V2は直線的に動き、390MHz→410MHzに一瞬で切換わるのが理想ですが、実際はその通りには動きません。
希望とする、tsまでに周波数を410MHz までに切換えたいとした時、この性能に合うPLLとしたいが、設計を誤ると②のようなオーバーシュートを生じて、隣接チャネルに悪影響を及ぼす可能性があります。
また、③のようにtdまで切換え時間がかかってしまう可能性があります。

PLL周波数シンセサイザーの応答時間の測定

PLL周波数シンセサイザーの応答特性を時間軸と周波数軸で取得します。